martes, 23 de agosto de 2016

Definiendo pines para GAL16V22 de Lattice

Esta prueba la hice desde una box Fedora, instalando el software de Lattice para programar sus dispositivos Lógicos.

En ABEL, la definición de los pines a utilizar cuando se programa una GAL, se hace desde el inicio, sin embargo, en VHDL la cosa no está tan simple, leyendo varios foros, encontre que habria que usar unas sentencias pero no se indica de forma muy genérica.

El código que se presenta a continuación, es un divisor de frecuencias, que tiene dos entradas y una salida, nótese que en este caso, se asigna al pin 6 la entrada de reset para el reloj, y que la declaración de los atributos LOC se hace en el ámbito del instanciamiento de la Entidad que se crea.

Esto solo lo he probado con Lattice y una GAL22V10 simulada en Proteus.

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--
-- Company :
-- Engineer: miguel
--
-- Create Date:    04/11/2015 04:50:28
-- Project Name:   clk381Hz
-- Module Name:    clk381Hz.vhd
-- Description:
--
-- Additional Comments:
--
-------------------------------------------------------------------------------

library IEEE;
use IEEE.std_logic_1164.all;  -- Para std_logic
use IEEE.numeric_std.all;     -- Para unsigned

entity clk381Hz is
    Port (
        entrada: in  STD_LOGIC;
        reset  : in  STD_LOGIC;
        salida : out STD_LOGIC
    );

attribute LOC: string;
attribute LOC of reset : signal is "6";


end clk381Hz;



architecture arq1 of clk381Hz is
    signal temporal: STD_LOGIC;
    signal contador: integer range 0 to 250 := 0;
begin
    divisor_frecuencia: process (reset, entrada) begin
        if (reset = '0') then
            temporal <= '0';
            contador <= 0;
        elsif (entrada 'event and entrada = '1') then
            if (contador = 250) then
                temporal <= NOT(temporal);
                contador <= 0;
            else
                contador <= contador+1;
            end if;
        end if;
    end process;
    
    salida <= temporal;
end arq1;

lunes, 22 de agosto de 2016

Ecuaciones de Latex en Inkscape

Inkscape es un software de dibujo vectorial con licencia libre (GNU GPL V2), y por medio de esta herramienta, es posible el incrustrar ecuaciones en formato Latex, en un gráfico.

La realización de esto, es posible a través de el script diseñado dor Julien Vitard, quien, desde un repo de GitHub, comparte al mundo entero este aporte.

La instalación es muy sencilla, solo se tiene que clonar el repo de github con la consola

$ git clone https://github.com/julienvitard/eqtexsvg.git
 
y posteriormente, se copia los archivos a la ruta
 
$ sudo cp *  /usr/share/inkscape/extensions/
 
Se abre inkscape y el resultado es genial!! 

sábado, 13 de agosto de 2016

Fritzing Versión 0.9.3no inicia en Fedora 23 y 24

Al desempaquetar la nueva versión de Fritzing en Fedora 23, y ejecutar el binario, me indica el siguiente error

Fritzing: error while loading shared libraries: libcrypto.so.1.0.0: cannot open shared object file: No such file or directory

Este error sale si, no tienes instaladas las openssl-devel en tu sistema, sin embargo si lo tengo instalado, el problema surge como indicación de Bug en https://github.com/fritzing/fritzing-app/issues/3245, donde se indica que hay una librería que debe ser borrada de la carpeta lib, en mi caso tuve lo siguiente

lib]$ ls libg*
libgit2.so  libgit2.so.0.23.4  libgit2.so.23

Procedi a borrar todo lo indicado en la pagina de issues de github
lib]$ rm libgit2.so*

finalmente, revisar si tenia instalado, ademas de openssl-devel, libgit2-devel
realizado esto, Fritzing vuelve a correr.

sábado, 7 de mayo de 2016

Scilab -Xcos - Modelica en Fedora 23

Para hacer funcionar los ejemplos que trae Scilab de Modelica, se requiere de un compilador de C, pero ademas de eso se debe instalar con dnf los siguientes:
  •  scilab-devel 
  • rpm-builds 
 Ya que de otro modo, las fallas que provoca son
  1. fatal error: scicos_block.h: No such file or directory 
  2. gcc: error: /usr/lib/rpm/redhat/redhat-hardened-cc1: No such file or directory 

Referencias

  • https://github.com/copiousfreetime/hitimes/issues/54
  • https://bugzilla.redhat.com/show_bug.cgi?id=1180162 
  • http://scilab.ninja/scilab-recipe-1-introduction-to-scilabscicos-or-xcos/

miércoles, 28 de octubre de 2015

Uso de sll srl en ghdl, ejemplo con registro de corrimiento

Al tratar de usar la instrucción de corrimiento sll o srl en GHDL, así como en el software de altera Quartus II, obtenida el siguiente error:

no function declarations for operator "sll" en GHDL
can't determine definition of operator ""sll"" -- found 0 possible definitions  en Quartus II

en uno de los foros indican que sll, ni srl estan definidos en numeric.std (https://mail.gna.org/public/ghdl-discuss/2008-12/msg00032.html), en este mismo foro, recomiendan cambiar la libreria numeric_std.all por la libreria numeric_bit.all (https://mail.gna.org/public/ghdl-discuss/2008-12/msg00033.html
https://mail.gna.org/public/ghdl-discuss/2008-12/msg00028.html

Sin embargo profundizando un poco mas y no conforme con esta situación, en otro foro, se encontró lo siguiente

-- Solo es posible usar los desplazamientos hasta vhdl 2008
--  y el cual no está bien soportado en los modernos sintetizadores
-- de los fpga y asic

-- a modo de parche(workaround) es convertir la señal a tipo unsigned de
-- la libreria ieee.numeric.std hacer el corrimiento y devolver a std logic
-- vector   (wjl, 21/02/2014)
--http://stackoverflow.com/questions/20024887/trying-to-leftshiftlogical-sll-in-vhdl-for-logic-vector-getting-errorfound

de este modo se puede hacer lo siguiente



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--
-- Company : Instituto Tecnologico Superior de Teziutlan
-- Engineer: Miguel Montiel Mtz
-- 
-- Create Date:    26/10/2015 11:54:35
-- Project Name:   RegUniversal
-- Module Name:    RegUniversal.vhd
-- Description:
-- El registro opera de la siguiente manera
-- S0 S1 | Accion
-- 0 0 | Hold
-- 0 1 | Desplazamiento a la izquierda
-- 1  0 | Load
-- 1 1 | Desplazamiento a la derecha
-- Additional Comments:
-- contiene a demas las siguientes terminales
-- CLk reloj
-- S0,S1 señales de control
-- D0..D3 entrada de datos
-- RST Reset
-- Q0..Q3 Salida de datos
-- L entrada serie desplazamiento a la izquierda
-- R entrada serie desplazamiento a la derecha
-------------------------------------------------------------------------------

library IEEE;
use IEEE.std_logic_1164.all;  -- Para std_logic
use IEEE.numeric_std.all;     -- Para unsigned

entity RegUniversal is
   port( 
 CLK: in std_logic;
 S: in std_logic_vector(1 downto 0);
 D: in std_logic_vector(3 downto 0);
 RST, L, R: in std_logic;
 Q, Qn: out std_logic_vector(3 downto 0)
 );
end RegUniversal;

architecture arq1 of RegUniversal is

signal qq : std_logic_vector(3 downto 0);
signal xqq:std_logic_vector(3 downto 0);

begin
process (clk, rst, s)
 begin
 if ( rst = '0') then
 qq <= "0000";
 elsif( clk 'event and clk = '1') then
  if ( s = "00") then
   --hold
   qq <= qq;
  elsif ( s = "01") then
   --desplaza a la izquierda
-- Solo es posible usar los desplazamientos hasta vhdl 2008
--  y el cual no está bien soportado en los modernos sintetizadores
-- de los fpga y asic

-- a modo de parche(workaround) es convertir la señal a tipo unsigned de
-- la libreria ieee.numeric.std hacer el corrimiento y devolver a std logic
-- vector   (wjl, 21/02/2014) 
--http://stackoverflow.com/questions/20024887/trying-to-leftshiftlogical-sll-in-vhdl-for-logic-vector-getting-errorfound  
   qq <= std_logic_vector(unsigned (qq) SLL 1);
   qq(0) <= L;
   
  elsif ( s = "10") then
   -- load
   qq <= d; 
  else
   -- desplaza a la derecha
   qq <= std_logic_vector(unsigned(qq) srl 1);
   qq(3) <= r;
  end if;
 end if;
 
 q <= qq;
 qn <= not qq;
 
end process;
end arq1;


Y este es el banco de pruebas
library IEEE;
use IEEE.std_logic_1164.all;  -- Para std_logic
use IEEE.numeric_std.all;     -- Para signed, unsigned

entity RegUniversal_tb is
end    RegUniversal_tb;

architecture Testbench of RegUniversal_tb is

   -- Component Declaration for the Unit Under Test (UUT)
   component RegUniversal
   port( 
CLK: in std_logic;
S: in std_logic_vector(1 downto 0);
D: in std_logic_vector(3 downto 0);
RST, L, R: in std_logic;
Q, Qn: out std_logic_vector(3 downto 0)
);
   end component;

   -- Select an architecture if needed (default is last one analyzed).
   --for uut: RegUniversal use entity WORK.RegUniversal(arq1);

   -- Inputs/Outputs
   -- signal ...
signal s: std_logic_vector ( 1 downto 0);
signal d: std_logic_vector ( 3 downto 0);
signal rst, l, r: std_logic;
signal q, qn: std_logic_vector( 3 downto 0);
   -- Clock (uncomment if needed)
   -- Sustituir  por el nombre de puerto apropiado
   signal   clk : std_logic := '0';
   constant clock_period : time := 50 ns;
   signal   clock_on : boolean := true;

begin

   -- Instantiate the Unit Under Test (UUT)
   uut: RegUniversal port map ( clk, s,d,rst,l,r,q,qn);

-- Clock process (uncomment if needed)
-- Descomentar en caso de requerir senial de reloj
-- Sustituir  por el nombre de puerto apropiado
clock_process : process
begin
   while (clock_on) loop
      clk <= '0';
      wait for clock_period/2;
      clk <= '1';
      wait for clock_period/2;
   end loop;
   --assert (false) report ("Finished") severity error;
   -- Wait forever
   wait;
 end process;

-- Stimulus process
stim_proc: process
begin
   -- hold reset state for 100 ns
rst <= '0';
   wait for 100 ns;

   ---------------------------------------------------------
   -- insert stimulus here
   ---------------------------------------------------------

   -- Test case 1
   -- ... Asignaciones a seniales de entrada ...
rst <= '1'; s <= "10" ; d <= X"A"; wait for 100 ns;
rst <= '1'; s <= "00" ; d <= X"0"; wait for 100 ns;
rst <= '1'; s <= "10" ; d <= X"1"; wait for 100 ns;
rst <= '1'; s <= "11" ; d <= X"7";r <= '1'; wait for 100 ns;
rst <= '1'; s <= "11" ; d <= X"3";r <= '1'; wait for 100 ns; 

   -- assert () report "Error case 1" severity error;

   -- Test case 2
   -- ... Asignaciones a seniales de entrada ...
   wait for 100 ns;
   -- assert () report "Error case 2" severity error;

   -- Stop clock
--   clock_on <= false;
   -- Wait forever
   wait;

end process;

end Testbench;

Y finalmente la simulación

Mi agradecimiento al Prof. Garrido, por el desarrollo de la herramienta UMHDL con la cual, mis estudiantes de Ing Mecatrónica de la materia Electrónica Digital, se encuentran desarrollando las simulaciones en VHDL.

sábado, 5 de septiembre de 2015

Instalando Debian sobre Fedora para Pinguino IDE y otras chivas

Pues despues de casi 48 horas de intentar la pinguino IDE en mi pc con Fedora 22, no mas no me dejo, por lo que voy a instalar una Debian como máquina virtual y de ahi a instalar el Pinguino IDE version 11 que se ve muy bueno.

Espero tener un poco mas de tiempo para jugar con el Pinguino IDE después.

También de ahi todo lo demás funciona correctamente

Arduino Uno
Arduino Mega
Programador AVR USBASP + AVRDUDE
Programador para microcontroladores PIC pickit2 Clone
Programador USB Blaster de Altera :)
 Labview, Matlab, Scilab y la nueva vesión de Kicad

viernes, 14 de agosto de 2015

pk2cmd, Piklab, sdcc, gputils en Fedora 22 funcionan

Pues depués de un rato configurando la pc (una gateway mx6947m) con Fedora 22, ya puedo programar microcontroladores PIC de nuevo en Linux!! acabo de probar y configurar Piklab para que por medio de SDCC programe un microcontrolador PIC con el programador USB pickit 2 Clon.

USB blaster clon en Fedora 22 como usuario normal

Ya con mi máquina funcionando de nuevo veo con agrado que Fedora ha mejorado mucho desde que la deje, po cuestiones de problemas con los paquetes y las actualizaciones.

Ahora expongo el caso de tener el programador USB blaster funcionando muy bien en mi box con Fedora 22

Primero, experimenté un poco con el script que hice para hacer andar mi usb blaster en Manjaro, y funcionó muy bien, sin embargo me pregunte si habría otra forma mas sencilla de hacer funcionar mi programador para la CPLD que voy a usar para dar mis clases de electrónica digital, sin verme en la necesidad de voltaer hacia la ventana.

Pues, siempre si la encontré en un post viejito que tenia para hacer andar mi programdor para AVR, el USBASP y para el USB blaster en Manjaro, pero que requería de añadir mi usuario al grupo plugdev, así como al grupo users.

Sin embargo, no me encontré al dichoso grupo en la nueva Fedora, entonces después de googlear un poco, encontré este link, donde ví un archivo similar al de mi post para AVR, pero para el USB blaster de Altera.

# USB-Blaster
SUBSYSTEM=="usb", ATTR{idVendor}=="09fb", ATTR{idProduct}=="6001", MODE="0666"
SUBSYSTEM=="usb", ATTR{idVendor}=="09fb", ATTR{idProduct}=="6002", MODE="0666"
SUBSYSTEM=="usb", ATTR{idVendor}=="09fb", ATTR{idProduct}=="6003", MODE="0666"
SUBSYSTEM=="usb", ATTR{idVendor}=="09fb", ATTR{idProduct}=="6010", MODE="0666"
SUBSYSTEM=="usb", ATTR{idVendor}=="09fb", ATTR{idProduct}=="6810", MODE="0666"

Bien, solo abrí el editor pluma con sudo y se guardo con el nombre

sudo pluma /etc/udev/rules.d/51-usbblaster.rules

Y pues, escrito así, sin la directiva GROUP de los post anteriores, el programador funciona correctamente.